项目描述 ：
Verilog Generator of Neural Net Digit Detector for FPGA

高级语言： Verilog

项目主页：

项目地址: git://github.com/ZFTurbo/Verilog-Generator-of-Neural-Net-Digit-Detector-for-FPGA.git

创建时间： 2018-03-21T10:15:20Z
项目社区：https://github.com/ZFTurbo/Verilog-Generator-of-Neural-Net-Digit-Detector-for-FPGA
开源协议：Apache License 2.0
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