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FPGA/ASIC
vtags
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项目作者:
jimmysitu
项目描述 :
Verdi like, verilog code signal trace and show hierarchy script
高级语言:
Python
项目主页:
项目地址:
git://github.com/jimmysitu/vtags.git
创建时间:
2018-10-27T12:39:37Z
项目社区:
https://github.com/jimmysitu/vtags
开源协议:
BSD 2-Clause "Simplified" License
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