项目描述 ：
Behavioral Verilog code for 7-segment BCD decoder (Testbench not included)

高级语言： Verilog

项目主页：

项目地址: git://github.com/mansibm6/7-Segment-Decoder-using-Verilog-HDL.git

创建时间： 2021-03-09T13:46:40Z
项目社区：https://github.com/mansibm6/7-Segment-Decoder-using-Verilog-HDL
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